<?xml version="1.0" encoding="UTF-8"?>
<!-- generator="FeedCreator 1.8" -->
<?xml-stylesheet href="https://doku.sergev.org/lib/exe/css.php?s=feed" type="text/css"?>
<rdf:RDF
    xmlns="http://purl.org/rss/1.0/"
    xmlns:rdf="http://www.w3.org/1999/02/22-rdf-syntax-ns#"
    xmlns:slash="http://purl.org/rss/1.0/modules/slash/"
    xmlns:dc="http://purl.org/dc/elements/1.1/">
    <channel rdf:about="https://doku.sergev.org/feed.php">
        <title>Serge.V Lumber Barn verilog</title>
        <description></description>
        <link>https://doku.sergev.org/</link>
        <image rdf:resource="https://doku.sergev.org/lib/tpl/dokuwiki/images/favicon.ico" />
       <dc:date>2026-04-07T00:42:00+00:00</dc:date>
        <items>
            <rdf:Seq>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/hw-spar3e-sk?rev=1156954947&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/linux?rev=1226324110&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/plog-2007-01-08?rev=1182175656&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/plog?rev=1183043076&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/tlight-plog?rev=1182961281&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/tlight-v?rev=1182545971&amp;do=diff"/>
                <rdf:li rdf:resource="https://doku.sergev.org/verilog/verilog-grammar?rev=1182188490&amp;do=diff"/>
            </rdf:Seq>
        </items>
    </channel>
    <image rdf:about="https://doku.sergev.org/lib/tpl/dokuwiki/images/favicon.ico">
        <title>Serge.V Lumber Barn</title>
        <link>https://doku.sergev.org/</link>
        <url>https://doku.sergev.org/lib/tpl/dokuwiki/images/favicon.ico</url>
    </image>
    <item rdf:about="https://doku.sergev.org/verilog/hw-spar3e-sk?rev=1156954947&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2006-08-30T16:22:27+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:hw-spar3e-sk</title>
        <link>https://doku.sergev.org/verilog/hw-spar3e-sk?rev=1156954947&amp;do=diff</link>
        <description>Стартовый набор на базе ПЛИС Spartan-3E</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/linux?rev=1226324110&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2008-11-10T13:35:10+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:linux</title>
        <link>https://doku.sergev.org/verilog/linux?rev=1226324110&amp;do=diff</link>
        <description>Синтез Xilinx FPGA в пакетном режиме

Разработчики FPGA обычно пользуются графическими оболочками типа Xilinx ISE или Aldec Active-HDL. Но существует также возможность запуска транслятора в пакетном режиме, что имеет определённые преимущества. Например, при длительном сопровождении проекта возникает необходимость пересборки системы из исходных текстов на другом компьютере или на другой версии синтезатора. При диалоговом режиме возникают проблемы с восстановлением нужных режимов синтезатора (а их…</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/plog-2007-01-08?rev=1182175656&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2007-06-18T14:07:36+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:plog-2007-01-08</title>
        <link>https://doku.sergev.org/verilog/plog-2007-01-08?rev=1182175656&amp;do=diff</link>
        <description>Проект пешеходного светофора

Рассмотрим проект контроллера светофора для пешеходного перехода.

Имеем следующее оборудование:

	*  светофор для автомобилей, три сигнала: красный, желтый, зеленый</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/plog?rev=1183043076&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2007-06-28T15:04:36+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:plog</title>
        <link>https://doku.sergev.org/verilog/plog?rev=1183043076&amp;do=diff</link>
        <description>Plog - язык для програмируемой логики

(Старые версии:  2007-01-08)

Идея состоит в построении процедурного Си-подобного языка,
который бы однозначным образом компилировался в Верилог.</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/tlight-plog?rev=1182961281&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2007-06-27T16:21:21+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:tlight-plog</title>
        <link>https://doku.sergev.org/verilog/tlight-plog?rev=1182961281&amp;do=diff</link>
        <description>Реализация на языке Plog

Ниже приведена “примерная” реализация светофора на 
 языке Plog.
Спецификация языка еще не готова, пока только образец кода.</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/tlight-v?rev=1182545971&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2007-06-22T20:59:31+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:tlight-v</title>
        <link>https://doku.sergev.org/verilog/tlight-v?rev=1182545971&amp;do=diff</link>
        <description>Трансляция в Verilog

 В файле tligt-plog приведена “примерная” реализация светофора на языке Plog. После компиляции должен получиться код на Верилоге
примерно следующего вида:</description>
    </item>
    <item rdf:about="https://doku.sergev.org/verilog/verilog-grammar?rev=1182188490&amp;do=diff">
        <dc:format>text/html</dc:format>
        <dc:date>2007-06-18T17:41:30+00:00</dc:date>
        <dc:creator>Anonymous (anonymous@undisclosed.example.com)</dc:creator>
        <title>verilog:verilog-grammar</title>
        <link>https://doku.sergev.org/verilog/verilog-grammar?rev=1182188490&amp;do=diff</link>
        <description>source_text:
	/* empty */
	| source_text module
	;

module:
	VL_MODULE VL_ID list_of_ports_opt &#039;;&#039; module_item_opt VL_ENDMODULE
	;

list_of_ports_opt:
	/* empty */
	|&#039;(&#039; ports &#039;)&#039;
	;

ports:
	port
	| ports &#039;,&#039; port
	;

port:
	/* empty */
	|
	lvalue
	| &#039;.&#039; VL_ID  &#039;(&#039; lvalue &#039;)&#039;
	;

/**************EOP**************/

name_of_variable
	: VL_ID
	;

module_item_opt:
	/*empty*/
	| module_item_opt module_item
	;

module_item
	: parameters_declaration
	| input_declaration
	| output_declaration
	| inout_…</description>
    </item>
</rdf:RDF>
